Ingenieria Eléctrica verilog

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VHDL y Verilog son los HDL del día. ¿Cuáles son las ventajas para cualquiera que no tenga experiencia con HDL?

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¿En qué se diferencia el diseño ASIC de la síntesis FPGA HDL?

He tenido cierta experiencia con los conjuntos de herramientas FPGA / HDL como Xilinx ISE, Lattice Diamond, etc. El flujo de trabajo general es escribir Verilog / VHDL, simulación, pruebas y luego programar el FPGA. Escuché a un par de personas decir que el diseño ASIC es muy diferente. ¿Cuáles …

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¿Puede un diseño FPGA ser mayormente (o completamente) asíncrono?

Tuvimos un curso FPGA / Verilog muy corto en la universidad (hace 5 años), y siempre usamos relojes en todas partes. Ahora estoy comenzando con FPGA nuevamente como un pasatiempo, y no puedo evitar preguntarme sobre esos relojes. ¿Son absolutamente necesarios o un diseño basado en FPGA puede ser completamente …

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Implementaciones legibles y educativas de una CPU en un HDL

¿Me puede recomendar una implementación legible y educativa de una CPU en VHDL o Verilog? Preferiblemente algo bien documentado. PD: Sé que puedo mirar opencores, pero estoy específicamente interesado en cosas que la gente realmente ha visto y encontrado interesantes. PS2 Perdón por las etiquetas sucky, pero como usuario nuevo …

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IDE gratuito para VHDL y Verilog [cerrado]

Estoy interesado en aprender VHDL y Verilog. Me preguntaba si hay algún IDE gratis para esos?

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¿Cómo aprendo HDL?

Tengo un curso de diseño digital en este semestre y me encanta. Ahora sé que la mayor parte del trabajo en sistemas integrados y diseño digital se realiza primero en simuladores de computadora y luego se implementa utilizando hardware. Entonces me preguntaba cómo debería aprender sobre HDL. Tengo pocas preguntas …

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Técnicas de sincronización / delimitación de protocolos en serie

Como la comunicación serial asíncrona se extiende ampliamente entre los dispositivos electrónicos, incluso hoy en día, creo que muchos de nosotros hemos encontrado esa pregunta de vez en cuando. Considere un dispositivo electrónico Dy una computadora PCconectada con una línea serie (RS-232 o similar) y que se requiera para intercambiar …

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¿Por qué los pestillos inferidos son malos?

Mi compilador se queja de pestillos inferidos en mis bucles combinatorios ( always @(*), en Verilog). También me dijeron que los pestillos inferidos deberían evitarse preferiblemente. ¿Qué es exactamente lo que está mal con los pestillos inferidos? Ciertamente hacen que los lazos combinatorios sean más fáciles de escribir.

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¿Cuál es la diferencia entre prueba y verificación?

Todos los libros de texto que he visto explican en gran medida el hecho de que las pruebas y la verificación son dos conceptos diferentes. Sin embargo, ninguno de ellos proporciona una distinción clara (o lo suficientemente clara para mí). Para proporcionar algo de contexto, estoy interesado en la verificación …

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Diferencia entre asignación de bloqueo y no bloqueo Verilog

Estaba leyendo esta página http://www.asic-world.com/verilog/verilog_one_day3.html cuando me encontré con lo siguiente: Normalmente tenemos que reiniciar los flip-flops, por lo tanto, cada vez que el reloj realiza la transición de 0 a 1 (posedge), verificamos si se reafirma el reinicio (reinicio sincrónico), luego continuamos con la lógica normal. Si miramos de …

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¿Cómo se llama este operador como "+:" en verilog

Estoy pasando por el caso de prueba Verilog y encontré una declaración assign XYZ = PQR_AR[44*8 +: 64]; ¿Qué se conoce como operador "+:"? Traté de encontrar esto en google pero no obtuve ninguna respuesta relevante.

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¿Cómo funcionan los transistores BJT en estado saturado?

Esto es lo que sé sobre NPN BJT (Transistores de unión bipolar): La corriente del emisor base se amplifica HFE veces en Collector-Emitter, de modo que Ice = Ibe * HFE Vbees el voltaje entre el emisor base y, como cualquier diodo, generalmente es de alrededor de 0,65V. Sin Vecembargo, …

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¿Qué me haría elegir Verilog o VHDL sobre el diseño esquemático en CPLD o FPGA?

No tengo absolutamente ninguna experiencia en lógica programable, utilizo principalmente microcontroladores en mis proyectos, pero recientemente necesitaba trabajar con video y el microcontrolador es demasiado lento para lo que necesitaba, así que comencé a jugar con CPLD. Pude obtener buenos resultados con el CPLD solo usando un diseño esquemático, pero …

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Verilog: XOR todas las señales del vector juntas

Digamos que me dan un vector wire large_bus[63:0]de ancho 64. ¿Cómo puedo XOR las señales individuales juntas sin escribirlas todas? assign XOR_value = large_bus[0] ^ large_bus[1] ^ ... ^ large_bus[63] ? Estoy especialmente interesado en hacer esto para vectores donde el ancho se especifica mediante a localparam.

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¿Cuál es la motivación al usar Verilog o VHDL sobre C?

Vengo de un fondo de programación y no me metí demasiado con el hardware o el firmware (a lo sumo un poco de electrónica y Arduino). ¿Cuál es la motivación al usar lenguajes de descripción de hardware (HDL) como Verilog y VHDL sobre los lenguajes de programación como C o …

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