Ingenieria Eléctrica vhdl

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VHDL y Verilog son los HDL del día. ¿Cuáles son las ventajas para cualquiera que no tenga experiencia con HDL?

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¿En qué se diferencia el diseño ASIC de la síntesis FPGA HDL?

He tenido cierta experiencia con los conjuntos de herramientas FPGA / HDL como Xilinx ISE, Lattice Diamond, etc. El flujo de trabajo general es escribir Verilog / VHDL, simulación, pruebas y luego programar el FPGA. Escuché a un par de personas decir que el diseño ASIC es muy diferente. ¿Cuáles …

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Implementaciones legibles y educativas de una CPU en un HDL

¿Me puede recomendar una implementación legible y educativa de una CPU en VHDL o Verilog? Preferiblemente algo bien documentado. PD: Sé que puedo mirar opencores, pero estoy específicamente interesado en cosas que la gente realmente ha visto y encontrado interesantes. PS2 Perdón por las etiquetas sucky, pero como usuario nuevo …

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IDE gratuito para VHDL y Verilog [cerrado]

Estoy interesado en aprender VHDL y Verilog. Me preguntaba si hay algún IDE gratis para esos?

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VHDL: conversión de un tipo INTEGER a un STD_LOGIC_VECTOR

Construí un contador mod-16, y el resultado de salida es un INTEGER (todos los ejemplos que vi usaban INTEGER). Construí un decodificador de pantalla hexadecimal a 7 segmentos, y su entrada es un STD_LOGIC_VECTOR (lo escribió de esa manera porque era fácil mapear la tabla de verdad). Me gustaría conectar …

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¿El kit de desarrollo FPGA más asequible para aprender la teoría VHDL y FPGA?

Bloqueado . Esta pregunta y sus respuestas están bloqueadas porque la pregunta está fuera de tema pero tiene un significado histórico. Actualmente no acepta nuevas respuestas o interacciones. Estoy buscando algo con lo que pueda jugar pero no gastar demasiado. No soy elegible para un descuento académico, así que téngalo …

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VHDL: componente vs entidad

Me pregunto cuál es la diferencia entre un componente y una entidad. Me gustaría saber en qué casos es mejor usar componentes en lugar de entidades. Muchas gracias.

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Pregunta de entrevista de VHDL: detectar si un número se puede dividir por 5 sin resto

Vi una buena pregunta de entrevista para VHDL: crea un sistema que recibe un número y detecta si se puede dividir entre 5 sin resto. Traté de resolver eso con una máquina de estado (supongo que no quieren que uses mod o rem ) y aunque tuve éxito inicial (números …

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std_logic o std_ulogic?

Parece que el mundo ha decidido que std_logic(y std_logic_vector) son la forma predeterminada de representar bits en VHDL. La alternativa sería std_ulogic, que no está resuelta. Esto me sorprende porque por lo general, estás no describir un bus , por lo que usted no quiere que los conductores múltiples y …

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¿Cómo aprendo HDL?

Tengo un curso de diseño digital en este semestre y me encanta. Ahora sé que la mayor parte del trabajo en sistemas integrados y diseño digital se realiza primero en simuladores de computadora y luego se implementa utilizando hardware. Entonces me preguntaba cómo debería aprender sobre HDL. Tengo pocas preguntas …

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VHDL que puede dañar FPGA

Leí en alguna parte que un código VHDL incorrecto puede provocar daños FPGA. ¿Es posible dañar un FPGA con código VHDL? ¿Qué tipo de condiciones causarían esto y cuáles son los peores escenarios?

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VHDL IDE para un entorno GNU / Linux

Tengo que estudiar VHDL desde 0 y me gustaría tener una opción que se ejecute bajo un kernel de Linux en lugar de NT / Windows: ¿algún consejo? También puedo apreciar algunos buenos enlaces a buenos recursos VHDL para principiantes, gracias.

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Verificación de CPU suave

Actualmente estoy en el proceso de diseñar una CPU simple en VHDL usando Xilinx ISE e ISIM. La parte de diseño está yendo notablemente bien, pero parece que no puedo encontrar una manera de hacer la verificación de manera consistente. En este momento tengo un banco de pruebas VHDL que …

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¿Algún entorno nativo de Mac OS X para comenzar a usar VHDL / FPGA?

El título resume bastante bien mi pregunta: ¿Hay algún entorno nativo de Mac OS X para comenzar a usar VHDL / FPGA?

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VHDL: ¿enteros para síntesis?

Estoy un poco confundido sobre si debería usar enteros en VHDL para señales de síntesis y puertos, etc. Uso std_logic en los puertos de nivel superior, pero internamente estaba usando enteros a distancia en todo el lugar. Sin embargo, me topé con algunas referencias a personas que dicen que solo …

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