Hay muchas ventajas de un HDL (Lenguajes de descripción de hardware) como estándar de entrada de diseño.
La descripción de la funcionalidad puede estar en un nivel superior, los diseños basados en HDL se pueden sintetizar en una descripción de nivel de puerta de una tecnología elegida, un diseño HDL se entiende más fácilmente que una lista de red de nivel de puerta o una descripción esquemática y HDL reducir errores debido a la fuerte verificación de tipos.
Los lenguajes de descripción de hardware VHDL y Verilog fueron diseñados para modelar hardware con la intención de modelar a un nivel de abstracción más alto que incluye características como concurrencia, temporización, jerarquía, reutilización de componentes, comportamiento de estado, comportamiento sincrónico, comportamiento asíncrono, sincronización y paralelismo inherente .
Surgen problemas durante la síntesis, mapeando la descripción del diseño a un proceso específico e implementación de puerta. Esto requiere que no pueda usar las funciones de alto nivel de HDL; debe producir "Verilog / VHDL sintetizable"
Entonces tiene HDL para síntesis y HDL para simulación y el subconjunto que es sintetizable es específico de la herramienta.
No puede pasar de una descripción de diseño de comportamiento a una lista / diseño de red. Pero puede estructurar su diseño para que tenga componentes de comportamiento que también tengan un aspecto sintetizable que pueda compararse entre sí. Comienzas con el comportamiento y luego, una vez que está funcionando, reescribes para síntesis (que es un subconjunto). Pasas de lo general a lo específico y construyes bancos de pruebas en el camino.