Ingenieria Eléctrica verilog

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Bloqueado . Esta pregunta y sus respuestas están bloqueadas porque la pregunta está fuera de tema pero tiene un significado histórico. Actualmente no acepta nuevas respuestas o interacciones. Me faltan dos semanas para completar mi primer curso de diseño de lógica digital de la universidad, y aparentemente no habrá un …

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¿Existe un "diseño de patrones" para RTL sintetizable?

Para el software, el libro Design Patterns es un conjunto de patrones para hacer cosas comunes en el software y brinda a los profesionales del software una terminología común para describir algunos de los componentes que necesitan crear. ¿Existe tal libro o recurso para RTL sintetizable o RTL en general? …

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¿Cómo truncar un ancho de bits de expresión en Verilog?

Considere una expresión como: assign x = func(A) ^ func(B); donde la salida del func es de 32 bits de ancho y x es un cable de 16 bits. Quiero asignar solo los 16 bits más bajos del xor resultante. Sé que el código anterior ya lo hace, pero también …

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¿Cuál es el significado del símbolo de tubería "|" frente a una variable

Estoy analizando un código de verilog y encontré algo como wire z = |a & b; mientras que la simulación del código se comporta igual que wire z = a & b; así que me preguntaba cuál es el significado del |símbolo (tubería)? ¿Tiene algún impacto en la simulación / …

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Cómo comparar dos números (redes, variables, constantes) en Verilog

Soy nuevo en Verilog y me gustaría aprender a comparar dos números. Por ejemplo, comparemos un parámetro o reg (digamos a) con el número 2 (2'b10). ¿Cómo se escribirá esto en Verilog?

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Usando ambos bordes de un reloj

Estoy programando un Altera Cyclone IV con Verilog y Quartus II. En mi diseño, me gustaría usar ambos bordes de un reloj para poder dividir el reloj por un factor impar con un ciclo de trabajo del 50%. Aquí hay un fragmento de mi código: always @(posedge low_jitter_clock_i or negedge …

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¿Qué es la inclinación del reloj y por qué puede ser negativo?

Mi compilador HDL (Quartus II) genera informes de tiempo. En él, los nodos tienen una columna de "sesgo de reloj". La única definición de sesgo de reloj que encontré está en la documentación de TimeQuest (consulte la página 7-24): Para especificar manualmente la incertidumbre del reloj, o sesgo, para las …

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Simuladores de VerilogA gratuitos [cerrado]

Cerrado. Esta pregunta está fuera de tema . Actualmente no está aceptando respuestas. ¿Quieres mejorar esta pregunta? Actualice la pregunta para que sea sobre el tema para el intercambio de pila de ingeniería eléctrica. Cerrado hace 5 años . Hay muchos simuladores gratuitos de SPICE y Verilog como LTSPICE o …

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¿Herramientas genéricas de síntesis de Verilog gratuitas?

¿Hay alguna herramienta de síntesis gratuita o de código abierto disponible que pueda convertir Verilog RTL en una lista de acceso genérica? (compuesto de genéricos NAND, NOR, XOR, D-flops / registros, etc. No se requiere optimización). Si no fuera por el idioma completo, ¿qué tal un subconjunto "útil" de RTL …

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Diferencia entre RTL y Verilog conductual

¿Alguien puede decirme cuál es la diferencia entre RTL y el código de comportamiento de Verilog? ¿Hay alguna demarcación clara entre los diseños en estos dos niveles?

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PIC12F675 GP4 no funciona

Estoy usando un PIC12F675 para un proyecto, y todo funciona bien, excepto una cosa. GP4 no funciona como IO digital. He mirado mucho las configuraciones y el código, pero no pude encontrar nada. Config: #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config PWRTE = OFF #pragma …

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SystemC vs HDLs

Actualmente estoy involucrado en un proyecto universitario para implementar un procesador de un conjunto de instrucciones existente. La idea es que al final del proyecto pueda sintetizar este diseño y ejecutarlo en un FPGA. Todo va bien hasta ahora, comencé a implementar el diseño en Verilog HDL hace unos días …

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¿Hay alguna manera de activar condicionalmente un error en tiempo de compilación en verilog?

Tengo un módulo parametrizado en verilog, donde los parámetros son una frecuencia de reloj y una frecuencia de actualización, que se utiliza para calcular cuántos ciclos de inactividad se insertan entre instancias de una operación repetitiva. Sin embargo, es muy fácil establecer parámetros que no se pueden lograr (debido a …

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¿Cómo puedo generar un archivo de imagen de diagrama de bloques esquemático de verilog?

Quiero crear un esquema de una jerarquía de módulo verilog específica que muestre qué bloques están conectados a qué otros bloques. Al igual que la herramienta nschema Debussy / Verdi de Novas / Springsoft, o cualquiera de una serie de herramientas EDA que proporcionan un navegador de diseño gráfico para …

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“Diseño lógico” vs. “Diseño de circuito digital”

Soy consciente de que diferentes compañías tienen diferentes definiciones para los títulos de trabajo, pero en general, ¿es "diseño lógico" lo mismo que "diseño de circuito digital"?

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