¿En qué se diferencia el diseño ASIC de la síntesis FPGA HDL?

He tenido cierta experiencia con los conjuntos de herramientas FPGA / HDL como Xilinx ISE, Lattice Diamond, etc. El flujo de trabajo general es escribir Verilog / VHDL, simulación, pruebas y luego programar el FPGA.

Escuché a un par de personas decir que el diseño ASIC es muy diferente. ¿Cuáles son los conjuntos de herramientas utilizados para los dos tipos principales de ASIC, ASIC de nivel de puerta y ASIC de nivel de transistor? He estado buscando herramientas de síntesis de alto nivel como Catapult C y Cadence C to Silicon, pero nunca he probado ninguna. ¿Puede explicar los diferentes tipos de herramientas disponibles en el campo ASIC / FPGA que pueden cambiar / acelerar el flujo de trabajo típico de HDL?

Por lo general, el diseño ASIC es un esfuerzo de equipo debido a la complejidad y cantidad de trabajo. Daré un orden aproximado de pasos, aunque algunos pasos se pueden completar en paralelo o fuera de orden. Enumeraré las herramientas que he usado para cada tarea, pero no serán enciclopédicas.

1. Construye una biblioteca celular. (Alternativamente, la mayoría de los procesos tienen bibliotecas de compuertas que están disponibles comercialmente. Lo recomendaría a menos que sepa que necesita algo que no está disponible). Esto implica diseñar múltiples compuertas de fuerza de accionamiento para tantas funciones lógicas como sea necesario, diseñar controladores / receptores de almohadilla, y cualquier macros como un multiplicador de matriz o memoria. Una vez que se diseña y verifica el esquema de cada celda, se debe diseñar el diseño físico. He utilizado Cadence Virtuoso para este proceso, junto con simuladores de circuitos analógicos como Spectre y HSPICE .

2. Caracterizar la biblioteca celular. (Si tiene una biblioteca de compuerta de terceros, esto generalmente se hace por usted). Cada celda de su biblioteca debe simularse para generar tablas de temporización para el Análisis de temporización estática (STA). Esto implica tomar la celda terminada, extraer los parásitos del diseño usando Assura , Diva o Calibre , y simular el circuito bajo diferentes condiciones de entrada y cargas de salida. Esto crea un modelo de temporización para cada puerta que es compatible con su paquete STA. Los modelos de temporización suelen estar en el formato de archivo Liberty . He usado Silicon Smart y Liberty-NCXpara simular todas las condiciones necesarias. Tenga en cuenta que probablemente necesitará modelos de temporización en el "peor de los casos", el "nominal" y el "mejor de los casos" para que la mayoría del software funcione correctamente.

3. Sintetiza tu diseño. No tengo experiencia con compiladores de alto nivel, pero al final del día, el compilador o la cadena de compiladores deben tomar su diseño de alto nivel y generar una lista de red de nivel de puerta. El resultado de la síntesis es el primer vistazo al rendimiento teórico del sistema, y ​​donde se abordan por primera vez los problemas de resistencia de la unidad. He usado Design Compiler para el código RTL.

4. Coloca y enruta tu diseño. Esto toma la lista de nivel de puerta del sintetizador y la convierte en un diseño físico. Idealmente, esto genera un diseño de almohadilla a almohadilla que está listo para la fabricación. Es realmente fácil configurar su software de P&R para que cometa automáticamente miles de errores de DRC, por lo que tampoco todo es diversión y juegos en este paso. La mayoría del software gestionará los problemas de potencia de la unidad y generará árboles de reloj como se indica. Algunos paquetes de software incluyen Astro, IC Compiler, Silicon Encounter y Silicon Ensemble. El resultado final del lugar y la ruta es la lista final de la red, el diseño final y los parásitos de diseño extraídos.

5. Análisis de temporización estática posterior al diseño. El objetivo aquí es verificar que su diseño cumpla con sus especificaciones de sincronización y que no tenga problemas de configuración, retención o bloqueo. Si sus requisitos de diseño son estrictos, puede pasar mucho tiempo aquí arreglando errores y actualizando las correcciones en su herramienta P&R. La última herramienta STA que utilizamos fue PrimeTime .

6. Verificación física del diseño. Una vez que la herramienta P&R ha generado un diseño, debe verificar que el diseño cumpla con las reglas de diseño del proceso (Verificación de regla de diseño / DRC) y que el diseño coincida con el esquema (Diseño versus Esquema / LVS). Se deben seguir estos pasos para garantizar que el diseño esté cableado correctamente y sea fabricable. Una vez más, algunas herramientas de verificación física son Assura , Diva o Calibre .

7. Simulación del diseño final. Dependiendo de la complejidad, puede realizar una simulación a nivel de transistor usando Spectre o HSPICE , una simulación de "especia rápida" con HSIM o una simulación completamente digital con ModelSim o VCS . Debería poder generar una simulación con retrasos realistas con la ayuda de su herramienta STA o P&R.

Comenzar con una biblioteca de compuerta existente es un gran ahorro de tiempo, así como el uso de macros que beneficien su diseño, como memoria, un microcontrolador o bloques de procesamiento alternativos. La gestión de la complejidad del diseño también es una gran parte: un diseño de reloj único será más fácil de verificar que un circuito con múltiples dominios de reloj.

La respuesta de W5VO tiende a centrarse en el back-end, y esta es una diferencia importante entre los flujos ASIC y FPGA; pero se pierde la parte de verificación del diseño digital.

Cuando obtener un diseño en silicio puede costar un millón de dólares y más, y puede empacar muchas más puertas utilizables en un ASIC en comparación con un FPGA, entonces pasa mucho más tiempo lejos del laboratorio y los PCB frente a las estaciones de trabajo que ejecutan granjas de simuladores y emuladores y pruebas de escritura para verificar más completamente un diseño ASIC antes de lanzarlo para producción. Los diseñadores de FPGA tienden a realizar una gran parte de sus pruebas utilizando el FPGA en el sistema del que formará parte.