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¿En qué se diferencia el diseño ASIC de la síntesis FPGA HDL?
He tenido cierta experiencia con los conjuntos de herramientas FPGA / HDL como Xilinx ISE, Lattice Diamond, etc. El flujo de trabajo general es escribir Verilog / VHDL, simulación, pruebas y luego programar el FPGA. Escuché a un par de personas decir que el diseño ASIC es muy diferente. ¿Cuáles …