Parece que el mundo ha decidido que std_logic(y std_logic_vector) son la forma predeterminada de representar bits en VHDL. La alternativa sería std_ulogic, que no está resuelta.
Esto me sorprende porque por lo general, estás no describir un bus , por lo que usted no quiere que los conductores múltiples y no es necesario para resolver una señal. La ventaja de std_ulogicesto sería que el compilador le advierte desde el principio si tiene varios controladores.
Pregunta: ¿es solo una cuestión cultural / histórica, o todavía hay razones técnicas para usar std_logic?
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El mundo está equivocado. Los ingenieros inteligentes usan std_ulogic porque tiene la semántica correcta.
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wjl
@wjl Interpretaré eso como "es una cosa cultural / histórica". Su respuesta a continuación es mucho más útil que el comentario aquí arriba.
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Philippe
Primero escribí el comentario, luego pensé que sería más apropiado dejar una respuesta con más detalles. Lo siento, supongo que suena un poco frívolo. Pero mi comentario es literal en el sentido de que la mayoría de las personas comienzan a usar std_logic porque lo aprendieron de esa manera, luego de un tiempo comienzan a preguntarse sobre std_ulogic, lo buscan, se dan cuenta de que es semántica y luego se convierten a él. =)
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wjl