Preguntas etiquetadas con vhdl

El lenguaje de descripción de hardware VHDL (VHSIC (circuito integrado de muy alta velocidad)) es un lenguaje de descripción de hardware utilizado en la automatización de diseño electrónico para describir y diseñar sistemas digitales, como arreglos de puertas programables en campo y circuitos integrados.

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¿Proyectos novatos en un FPGA?
Bloqueado . Esta pregunta y sus respuestas están bloqueadas porque la pregunta está fuera de tema pero tiene un significado histórico. Actualmente no acepta nuevas respuestas o interacciones. Me faltan dos semanas para completar mi primer curso de diseño de lógica digital de la universidad, y aparentemente no habrá un …
11 fpga  design  vhdl  verilog 
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Ejemplo de código para filtros FIR / IIR en VHDL?
Estoy tratando de comenzar con DSP en mi placa Spartan-3. Hice una placa AC97 con un chip de una placa base antigua, y hasta ahora pude hacer ADC, multiplicar las muestras por un número <1 (disminuir el volumen) y luego DAC. Ahora me gustaría hacer algunas cosas básicas de DSP, …
11 fpga  vhdl  dsp  iir  fir 
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¿Existe un "diseño de patrones" para RTL sintetizable?
Para el software, el libro Design Patterns es un conjunto de patrones para hacer cosas comunes en el software y brinda a los profesionales del software una terminología común para describir algunos de los componentes que necesitan crear. ¿Existe tal libro o recurso para RTL sintetizable o RTL en general? …
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FPGA: cuenta atrás o cuenta atrás?
Estoy aprendiendo a usar un FPGA (placa de desarrollo de Papilio, que tiene un xilinx spartan3e, usando vhdl). Necesito dividir un pulso entrante por un número (codificado). Puedo ver 3 opciones, aproximadamente, como pseudocódigo (usando 10 cuentas como ejemplo): Inicialice a 0, en el flanco ascendente de entrada aumente en …
11 fpga  vhdl  xilinx  papilio 
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VHDL: bits OR-ing de un vector juntos
Quiero O los bits de un vector juntos. Digamos que tengo un vector llamado example(23 downto 0)y quiero O todos los bits en otro vector, ¿hay alguna manera de hacer esto que no implique ir example(0) or example(1) or ...example(23)?
11 vhdl 
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¿Qué es un "medio pestillo" en un FPGA?
En un artículo sobre FPGA de radiación dura me encontré con esta oración: "Otra preocupación con respecto a los dispositivos Virtex son los medios pestillos. Los medios pestillos a veces se usan dentro de estos dispositivos para constantes internas, ya que esto es más eficiente que usar la lógica". Nunca …
10 fpga  vhdl  xilinx  radiation 
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VHDL: uso del operador '*' al implementar multiplicadores en el diseño
Los FPGA actuales han incorporado bloques DSP, los últimos FPGA incluso han incorporado unidades de punto flotante compatibles con IEEE-754. Es posible crear una entidad / módulo DSP usando una GUI después de seleccionar los parámetros requeridos en él, y luego crear una instancia en el diseño. ¿Cuándo necesitamos hacer …
10 fpga  vhdl  dsp 
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Tubería MD5 VHDL
Estoy tratando de implementar una tubería MD5 de 3 etapas de acuerdo con este enlace . En particular, los algoritmos en la página 31. También hay otro documento que describe el reenvío de datos. Esto se hace en un FPGA (Terasic DE2-115). No hay esquemas en este proyecto, solo código …
10 fpga  vhdl 
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Presionando las mismas filas de teclas al mismo tiempo
Estoy diseñando un teclado en VHDL. Todo funciona bien cuando se presiona una sola tecla. Estoy escaneando cada columna para presionar una tecla en una máquina de estado y cuando no se presiona ninguna tecla, esa es la condición pin4pin6pin7pin2 = "0000"que cambio al siguiente estado para escanear la siguiente …
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