Ingenieria Eléctrica vhdl

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¿Cómo se sintetiza una variable VHDL mediante herramientas de síntesis?

Conozco dos formas en que una variable VHDL es sintetizada por la herramienta de síntesis: Variable sintetizada como lógica combinacional Variable sintetizada como un Latch involuntariamente (cuando una variable no inicializada se asigna a una señal u otra variable) ¿Cuáles son las otras formas en que se puede sintetizar una …

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Cuándo usar STD_LOGIC sobre BIT en VHDL

¿Cuál es la diferencia entre usar: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; y ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; ¿Cuáles son las limitaciones de usar BIT sobre STD_LOGIC y viceversa? ¿Son completamente intercambiables? Entiendo que si he definido …

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Simulando un banco de pruebas simple con un núcleo ROM sintetizado

Soy completamente nuevo en el mundo de los FPGA y pensé que comenzaría con un proyecto muy simple: un decodificador de 4 bits y 7 segmentos. La primera versión que escribí puramente en VHDL (es básicamente una combinación combinatoria select, no se necesitan relojes) y parece funcionar, pero también me …

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Cómo evitar los pestillos durante la síntesis

Quiero diseñar un bloque de lógica combinacional usando VHDL, pero ocasionalmente el resultado sintetizado contiene un bloqueo involuntario. ¿Qué pautas de codificación debo seguir para evitar que el sintetizador infiera pestillos? Ejemplo: en un segmento pequeño de código, ¿debo usar declaraciones if-else?

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SystemC vs HDLs

Actualmente estoy involucrado en un proyecto universitario para implementar un procesador de un conjunto de instrucciones existente. La idea es que al final del proyecto pueda sintetizar este diseño y ejecutarlo en un FPGA. Todo va bien hasta ahora, comencé a implementar el diseño en Verilog HDL hace unos días …

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¿Cómo puedo generar un archivo de imagen de diagrama de bloques esquemático de verilog?

Quiero crear un esquema de una jerarquía de módulo verilog específica que muestre qué bloques están conectados a qué otros bloques. Al igual que la herramienta nschema Debussy / Verdi de Novas / Springsoft, o cualquiera de una serie de herramientas EDA que proporcionan un navegador de diseño gráfico para …

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“Diseño lógico” vs. “Diseño de circuito digital”

Soy consciente de que diferentes compañías tienen diferentes definiciones para los títulos de trabajo, pero en general, ¿es "diseño lógico" lo mismo que "diseño de circuito digital"?

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¿Cuándo sería AXI4Lite una mejor opción que el bus APB?

Estoy trabajando para mejorar y limpiar un diseño FPGA grande ya funcional que tiene un bus de datos de 64 bits. Una de las preguntas que surgieron es: "¿deberíamos hacer la transición de todos nuestros autobuses a AXI4Lite / APB, o deberíamos dejarlos como están?" Algunos son AXI4Lite y otros …

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¿Por qué este patrón VHDL simple para un registro de desplazamiento no funciona como se esperaba?

A primera vista, esperaría que el código fuente VHDL a continuación se comportara como un registro de desplazamiento. En ese q, con el tiempo sería "UUUU0", "UUU00", "UU000", "U0000", "00000", .... pero en su lugar siempre es Udespués de cinco (o más) ciclos de reloj consecutivos. ¿Por qué es esto? …

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FPGA VGA Buffer. ¿Cómo leer y escribir?

Tengo una placa Altera DE2 e intento dibujar sprites. Tengo problemas para implementar un búfer de pantalla. Tengo una entidad de visualización que a una velocidad de 25 MHZ genera píxeles para la visualización vga. Esperaba implementar un búfer en SDRAM. La idea original era cargar píxeles el siguiente píxel …

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