¿Herramientas genéricas de síntesis de Verilog gratuitas?

¿Hay alguna herramienta de síntesis gratuita o de código abierto disponible que pueda convertir Verilog RTL en una lista de acceso genérica? (compuesto de genéricos NAND, NOR, XOR, D-flops / registros, etc. No se requiere optimización). Si no fuera por el idioma completo, ¿qué tal un subconjunto "útil" de RTL (más allá de simplemente una lista de red de nivel de puerta Verilog)?

Yosys hace exactamente lo que quiere y admite una gran parte de Verilog-2005. Eche un vistazo a los directorios * / rtl / en https://github.com/cliffordwolf/yosys-bigsim/ para ver ejemplos que se pueden sintetizar con Yosys.

Divulgación: soy el autor de Yosys.

Icarus Verilog, herramienta OSS, muy útil, incluso tiene un simulador. http://iverilog.icarus.com/

Es una herramienta de simulación y síntesis de Verilog. Funciona como un compilador, compilando el código fuente escrito en Verilog (IEEE-1364) en algún formato de destino. Para la simulación por lotes, el compilador puede generar una forma intermedia llamada ensamblaje vvp. Para síntesis, el compilador genera netlists en el formato deseado. El compilador apropiado está destinado a analizar y elaborar descripciones de diseño escritas al estándar IEEE IEEE Std 1364-2005.

Icarus Verilog es un trabajo en progreso, y dado que el estándar del idioma tampoco se detiene, probablemente siempre lo será. Así es como debe ser. Sin embargo, haré versiones estables de vez en cuando, y me esforzaré por no retraer ninguna característica que aparezca en estas versiones estables.

El objetivo principal de transferencia es Linux, aunque funciona bien en muchos sistemas operativos similares. Varias personas han contribuido con binarios precompilados de versiones estables para una variedad de objetivos. Estos lanzamientos son portados por voluntarios, por lo que los archivos binarios disponibles dependen de quién se tome el tiempo para hacer el empaque. Icarus Verilog ha sido portado a ese otro sistema operativo, como una herramienta de línea de comando, y hay instaladores para usuarios sin compiladores. También puede compilarlo completamente con herramientas gratuitas, aunque existen binarios precompilados de versiones estables.

Creo que su necesidad es mejor atendida por HDL Analyzer y Netlist Architect (HANA): https://sourceforge.net/projects/sim-sim/files / Es compatible con casi todas las construcciones de Verilog 1995-2001. Genera resultados en términos de puertas genéricas en formato Verilog. También puede especificar la biblioteca de tecnología para asignar. Tiene su propio formato de biblioteca.