Preguntas etiquetadas con synthesis

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VHDL: ¿enteros para síntesis?
Estoy un poco confundido sobre si debería usar enteros en VHDL para señales de síntesis y puertos, etc. Uso std_logic en los puertos de nivel superior, pero internamente estaba usando enteros a distancia en todo el lugar. Sin embargo, me topé con algunas referencias a personas que dicen que solo …
17 vhdl  synthesis 



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¿Herramientas genéricas de síntesis de Verilog gratuitas?
¿Hay alguna herramienta de síntesis gratuita o de código abierto disponible que pueda convertir Verilog RTL en una lista de acceso genérica? (compuesto de genéricos NAND, NOR, XOR, D-flops / registros, etc. No se requiere optimización). Si no fuera por el idioma completo, ¿qué tal un subconjunto "útil" de RTL …


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