Conozco dos formas en que una variable VHDL es sintetizada por la herramienta de síntesis:
- Variable sintetizada como lógica combinacional
- Variable sintetizada como un Latch involuntariamente (cuando una variable no inicializada se asigna a una señal u otra variable)
¿Cuáles son las otras formas en que se puede sintetizar una variable VHDL? (Ejemplo: ¿se puede interpretar como un FF?)