Preguntas etiquetadas con pll

Phase Locked Loops (PLL's) y Delay Locked Loops (DLL) se usan en varias aplicaciones, pero aún no hay una discusión destacada de los aspectos clave de estos circuitos, cómo funcionan, en qué aplicaciones podrían usarse, la comparación entre los dos circuitos y por qué uno debe usarse contra el otro.

25 pll  dll 

Tengo una pregunta sobre PLL. El objetivo de PLL es obtener dos señales con las mismas frecuencias (según tengo entendido, puede haber un cambio en las fases). Entonces, en este caso, ¿por qué usa un detector de fase para comparar fases y NO solo comparar frecuencias? gracias

17 pll 

Leí el artículo que Google quiere del espectro inalámbrico de EE. UU . Para Internet basado en globos . Dice usar más de 24 GHz de espectro de frecuencia para la comunicación. ¿Es posible generar esa alta frecuencia usando cristales piezoeléctricos? ¿O están usando un multiplicador de frecuencia PLL ? …

15 rf  communication  frequency  digital-communications  pll 

Recientemente me encontré con un procesador STM con 2 osciladores en el circuito, supongo que uno para operación de alta velocidad y el otro para baja potencia. Para algo como un procesador de escritorio donde la velocidad del reloj se puede cambiar a cualquier frecuencia deseada (dentro de lo razonable), …

12 microcontroller  oscillator  clock  microprocessor  pll 

¿Qué representa el pedido PLL? ¿Cuáles son las desventajas en el pedido 1 y 2 PLL comprado al pedido 3? ¿Cómo elegir el tipo de pll para una aplicación como el demodulador QPSK?

10 pll 

Los sintetizadores de frecuencia, como el ADF411x de Analog, a menudo tienen preescaladores en su PLL que se dividen entre 16/17, 32/33 o 64/65. ¿Para qué se usa el valor 2 ^ N + 1?

9 pll  synthesizer 

Estoy buscando implementar un bloqueo de fase en un FPGA sin usar ningún componente externo (que no sea el ADC). Por simplicidad, el bloqueo a un pulso binario simple es adecuado. La frecuencia de las señales es ~ 0.1-1% del reloj. No puedo usar los PLL de reloj a bordo …

9 fpga  dsp  pll 

Tengo la intención de usar un IC que requiere una entrada de reloj de 14.3MHz, pero quiero conducirlo desde una fuente estable de 10MHz, derivada del GPS. ¿Cómo convierto el reloj de 10MHz en los 14.3MHz que requiere el IC?

8 clock  pll 

Utilicé Altera FPGA del año pasado y me gustaría saber cómo funcionan los PLL en su interior. Principalmente, ¿realmente tiene algún tipo de circuito analógico dentro para medir el desplazamiento de fase entre VCO y la señal externa? Estas bonitas piezas son tan confiables a lo largo del amplio rango …

8 fpga  pll