El procesador Intel Core 2 Quad 8200 se basa en la microarquitectura Intel Core .
Mirando los eventos del contador de rendimiento para esa microarquitectura (Capítulo 19.10 del Manual Intel 3 ), puede encontrar un evento llamado L2_LD (Core, Prefetch, Cache Line State) que lee
Este evento cuenta las solicitudes de lectura de caché L2 provenientes del caché de datos L1 y los captadores previos L2 . El evento puede contar ocurrencias:
• Para este núcleo o ambos núcleos.
• Debido a solicitudes de demanda y solicitudes de captación previa de hardware L2
juntas o por separado.
• De accesos a líneas de caché en diferentes estados MESI.
El caché L2 es el caché de último nivel para Yorkfield-6M (que es el núcleo que implementa la microarquitectura Core).
El Capítulo 35.1 también confirma que el MSR IA32_MISC_ENABLE (1a0h) tiene el bit 9 para deshabilitar los captadores previos.
Así, los prefetchers están allí.
La hoja de datos está destinada a ingenieros eléctricos, no describe la funcionalidad de la CPU, ya que es demasiado compleja y vale la pena separarla en un segundo volumen.
La comparación de los comportamientos internos de la CPU, como el prefetcher, es complicado. El prefetcher se activa solo por patrones específicos.
Es mejor medir, a través de eventos de rendimiento, las solicitudes de caché L2 debido al captador previo.
Cómo lograr esto está más allá del alcance de esta respuesta, pero puedes echar un vistazo a la herramienta de rendimiento .