¿Cómo colocar el condensador de desacoplamiento en PCB de cuatro capas?

Busqué un documento de tecnología sobre la colocación de condensadores de desacoplamiento y la idea principal se muestra en la siguiente imagen:

Creo que es razonable, pero ¿tengo que poner el condensador de desacoplamiento y la MCU en la misma capa? No me conviene colocar otros dispositivos. Así que elijo colocar el condensador de desacoplamiento en la capa inferior

Mi PCB es de cuatro capas (signal-power-gnd-signal) y cuando divido las capas power y gnd, las dos vías que se cierran a los pines de MCU en la imagen de arriba no se incluirán en la red de power and gnd layer. ¿Tiene el mismo rendimiento agradable que el caso f en la imagen uno? ¿Tengo que tomar inductancia de vias en este caso?

Es un problema complejo de analizar y muchas partes solo son importantes cuando se encuentra con un problema a una frecuencia específica en un producto específico que nadie sabe cómo solucionar.

Si bien esta respuesta es una especie de punto secundario, aborda algunos supuestos. Estamos hablando de tapas de derivación que solo se refieren al ruido de alta frecuencia y no a grandes consumos de energía. El ruido de alta frecuencia se maneja mejor con tapas cerámicas monolíticas (la ESR es menos preocupante, ya que es solo su impedancia mínima alcanzable) Los flujos de energía más grandes necesitan tapas de tantalio más grandes. Vea el rendimiento de frecuencia aquí:

Puede usar el SFR (frecuencia de auto-resonancia) para su ventaja. Si tiene un problema con, digamos, que se escapa un reloj de 1 GHz, puede comenzar agregando otra tapa de derivación que sea auto-resonante un poco más alta que 1 Ghz. 0402 10pF (por experiencia, no desde el gráfico) son bastante auto-resonantes alrededor de 1Ghz.

Sin embargo, esto es solo una parte de la historia. ¿Qué pasa a frecuencias más altas? La inductancia montada juega un papel importante y ahí es donde el diseño también entra en juego entre las capas del tablero. Por ejemplo, una capa de potencia y una capa de tierra en la placa con una tapa SMD tiene el siguiente modelo de bucle de inductancia montado, que se muestra en rojo:

En un ejemplo de 2 planos (potencia / gnd) en FR4, puede ver que a altas frecuencias, incluso el montaje del condensador puede marcar una gran diferencia. El rastro negro es sin la tapa. El azul y el rojo muestran dos topologías de montaje diferentes que muestran inductancias de montaje diferentes.

Las anti-resonancias pueden causar más problemas a altas tasas. Y puede pensar que no le importa el ruido de 1 GHz +, pero a la FCC sí, y si desea bordes limpios en sus señales digitales de 500Mhz, necesitará muchos armónicos para esa onda cuadrada. Por ejemplo, un reloj de 100Mhz para tener un tiempo de subida de 0.5nS necesita al menos un armónico de 900Mhz.

Entonces, ¿qué pasa con el paquete en sí? Tiene controladores de salida, pines de entrada, cables de conexión, pines de tierra, pines de alimentación ... (fyi ecb = pcb)

Un modelo completo se vería así (incluidos los efectos de acoplamiento cruzado). El plano de la cavidad es donde se representaría el dado. (Ignore la parte con el Equivalente L + R para el paquete Bypass Cap, ese bit para un ic unido con algo de bypass a bordo, que no es el caso para esta pregunta).

Usando sondas de microondas, un analizador de red de alta frecuencia y accesorios especiales de calibración TDR, se puede estimar el impacto del paquete tanto en términos de potencia / tierra como de acoplamiento cruzado.

Ahora, además de todo eso, tenemos su pregunta sobre dónde poner la tapa. Encontré un buen artículo de Howard Johnson que muestra cómo hacer un modelo del sistema y cómo analizarlo y medirlo. Aquí hay un diseño de ejemplo y cómo ver cada parte y optimizarla.

Lamentablemente, la presentación no incluye su caso específico de IC a vias o IC para limitar a vias. Podría jugar con el modelo y ver cuál proporciona más bypass, pero recuerde los efectos de la tapa y la potencia del acoplamiento del plano de tierra. Mi apuesta es que si el chip es su fuente de ruido, minimizando toda la inductancia entre el dado y la tapa proporcionaría los mejores resultados, suponiendo que las vías para la tapa también sean cercanas y simétricas como el Caso F.

EDITAR: Se me ocurrió que debería resumir toda esta información. De la discusión puede ver que hay muchos aspectos del trabajo de alta frecuencia que requieren una cuidadosa consideración:

• tipo de condensador elegido (tamaño del paquete, material y valor)
• La capacitancia y la antirresonancia del propio plano de puesta a tierra.
• la inductancia de montaje de condensadores (hay paquetes especiales SMD de alta frecuencia como ICD / X2Y)
• los diseños digitales necesitan una sorprendente cantidad de armónicos de alta frecuencia
• Tipo de embalaje IC
• por último el diseño

$L_2=L_4=0$$L_1=L_3=minimum$ .

$L_2=L_4\ne0$$L_1=L_3=small$ y la solución general es mejor que hacer trazos largos a la tapa de derivación sin usar vías. Además, el estilo del paquete BGA tiene menos inductancia, lo que ayuda a evitar.

Además, este modelo muestra por qué el diseño debe ser lo más simétrico posible para hacer que la tapa de derivación sea más efectiva para reducir tanto el rebote del suelo como los picos de suministro al mantener los caminos de tierra y los caminos de potencia lo más similares posible.

Su objetivo al colocar el condensador es reducir la impedancia de CA de los rieles de suministro. Desea hacer todas estas cosas:

• minimizar la resistencia
• minimizar la inductancia
• maximizar la capacitancia

Suponiendo que las trazas son razonablemente cortas y gruesas, la resistencia será insignificante en relación con la inductancia. Agregar más capacitancia es fácil. Minimizar la inductancia es la parte difícil.

Calcular la inductancia exactamente es complejo, pero hay una regla general que es más simple: la inductancia es proporcional al área encerrada por el bucle en el que fluye la corriente. Dado que a altas frecuencias, la inductancia (no la resistencia) de los rieles de potencia es la impedancia más significativa, su objetivo es asegurarse de que la inductancia a través de la tapa de desacoplamiento sea menor que la inductancia en todo lo demás. Idealmente, por un amplio margen, ya que lo que esencialmente está haciendo es un filtro que atenúa el ruido de alta frecuencia generado por el IC a los rieles de la fuente de alimentación.

^{simular este circuito : esquema creado con CircuitLab}

Si coloca C1 en la parte inferior, entonces está agregando más inductancia en L3 al requerir que la corriente de ruido atraviese las vías. Es peor que tenerlo en la cima, pero ¿es lo suficientemente bueno? Dependerá de su aplicación y de la cantidad de ruido que pueda tolerar.

Si va a tener cuatro vías como en su diseño propuesto, sería mejor tener las cuatro conectadas a los planos de potencia. Además, colóquelos lo más cerca posible de los pads, de modo que ni siquiera necesite rastros para conectarlos. Esto minimizará la inductancia general. No necesita preocuparse por hacer que las corrientes de ruido "pasen" por el condensador. La inductancia de los rieles de suministro (L2) obligará a la corriente de alta frecuencia a hacer eso, ya que los rieles son mucho más grandes y tienen mucha más área de bucle. En cambio, concéntrese en minimizar la inductancia a su condensador (L1, L3).

Además, tenga en cuenta que si bien aumentar L2 mejoraría el filtro, si lo hace moviendo las vías que conectan el condensador a los planos de potencia muy lejos (como en su ejemplo F), lo está haciendo al incluir una antena de bucle en Su diseño. Esto le dará un peor rendimiento EMI y un peor rebote en el suelo. Si debe agregar impedancia aquí, use una resistencia o un inductor con baja fuga. Sin embargo, raramente pensaría que esto es necesario: inspeccione un diseño de muy alta velocidad como una placa base de PC alrededor de la CPU, y no encontrará ningún L2 o R2 más allá de lo inevitable e intrínseco al diseño. Si va a agregar otro componente, ¿por qué no agrega otro condensador de desacoplamiento, que duplicará la capacitancia y reducirá a la mitad las inductancias no deseadas?

Las cargas eléctricas fluyen a través de muchos caminos.

Intento imaginar el camino que recorren los electrones cada vez que el chip extrae un pulso de energía a través de un par de pines de alimentación, uno positivo y el otro GND. Para cada condensador en toda la placa, los electrones viajan en una ruta cerrada (un circuito) desde ese condensador a través de alguna ruta a un pin de alimentación y salen del otro pin de alimentación al mismo condensador.

El área de bucle total de ese camino cerrado es proporcional a su inductancia.

Los caminos con menos impedancia llevarán automáticamente más cargas. Siempre que proporcione al menos un camino con baja impedancia, las cargas lo aprovecharán automáticamente.

Si ese camino incluye algún conductor ancho como un plano de tierra, hay muchos caminos posibles a través de ese plano. Al comienzo del pulso, las cargas se aprovecharán automáticamente de cualquier ruta particular a través de ese conductor que minimizará el área del bucle y la inductancia minimizada; esto es algo bueno.

Tenía una PCB donde los condensadores para el ADC estaban en el lado opuesto de la placa del ADC. Medí significativamente menos ruido después de quitarme esos condensadores y agregué condensadores adicionales a los pines de alimentación del ADC en el mismo lado de la placa. Entiendo que la mejora se debe completamente a la eliminación de la inductancia vía.

las dos vías que se cierran a los pines de MCU en la imagen de arriba no se incluirán en la red de potencia y la capa gnd.

Parece que hay 4 casos.

1. El condensador se encuentra en los pines de alimentación de IC en el mismo lado de la placa. El bucle va del condensador, en un pin de alimentación, sale del otro pin de alimentación, de regreso al condensador. Para la mayoría de los chips, esto proporciona la menor área de bucle, minimizando la inductancia.
2. El condensador se encuentra en el lado opuesto de la placa, y las 4 vías entre él y el chip están conectadas a los planos de alimentación y GND. El bucle va desde el condensador, a través de 2 vías en paralelo, en un pin de alimentación, sale del otro pin de alimentación, a través de las otras 2 vías en paralelo, de regreso al condensador.
3. El condensador se encuentra en el lado opuesto de la placa, y las 2 vías entre él y el chip están conectadas a los planos de alimentación y GND. El bucle va desde el condensador, a través de una vía, en un pin de alimentación, sale del otro pin de alimentación, a través de la otra vía, de regreso al condensador.
4. El condensador se encuentra en el lado opuesto de la placa, y las 2 vías entre él y el chip están cuidadosamente aisladas de los planos de alimentación y GND. Otras 2 vías conectan el condensador a los planos de alimentación y GND. Aislar las vías para que no se conecten a la potencia o a los planos GND solo puede aumentar la impedancia neta total, lo que empeora el rebote del suelo; no veo ninguna razón para hacer esto.

(2) y (4) tienen las vías dispuestas en exactamente las mismas ubicaciones, ocupando exactamente el mismo espacio.

Algunos dispositivos digitales de alta velocidad y algunos dispositivos analógicos de alta precisión requieren su uso (1); las otras opciones no funcionarán en absoluto. Tales dispositivos generalmente mencionarán esto específicamente en la hoja de datos.

Algunos dispositivos funcionarán adecuadamente con las opciones (2) o (3). Tienen peor rebote en el suelo y peor EMI / RFI / EMC, pero si el resultado aún está muy por debajo de los límites de la FCC y funciona adecuadamente, puede valer la pena para simplificar el enrutamiento.

EDITAR:

Stevan Dobrasevic. "Freescale Semiconductor AN2127 / D: Directrices EMC para sistemas de tren motriz automotriz basados ​​en MPC500" en la "Figura 2 La aplicación de colocación de componentes de doble cara MPC55x" recomienda el caso 2: condensadores en el lado opuesto de la placa del procesador, con el procesador y el condensadores cada uno directamente conectado a los planos positivo y GND con múltiples vías.

El desacoplamiento es uno de los temas menos entendidos en ingeniería.

"Evitar el ruido en una PCB" tiene algunos consejos para evitar el ruido en una PCB. En particular, el "particionamiento y diseño de una placa de señal mixta" de Henry W. Ott muestra exactamente dónde se encuentran las "corrientes de ruido", explica por qué aislar cuidadosamente los terrenos a veces mejora un poco las cosas y cómo solucionar el problema real (y conectar todos los terrenos juntos para hacer un plano de tierra sólido) es lo mejor. Aislar cuidadosamente una vía (o cualquier otra parte del plano GND) del plano GND es contraproducente.

Cualquiera de (a) esa ruta es la ruta de mínima inductancia, y no importa si la aíslas cuidadosamente a través de GND o no, la mayoría de ellas recorren el mismo camino si hay una conexión a GND o no. O (b) hay otra ruta que tiene un área de bucle más pequeña, por lo tanto, menos inductancia, en cuyo caso aislarla cuidadosamente a través de GND hará que esa inductancia empeore (sea más grande) y empeore EMC / EMI / RFI.

Colocando un condensador de desacoplamiento, algunas cosas:

1. Debe estar físicamente lo más cerca posible del pin de alimentación del IC.
2. Las trazas que conectan el decap a las vías PWR y GND deben ser gruesas y lo más cortas posible.
3. Luego viene si se debe colocar en la parte superior o inferior. la respuesta es decap debe colocarse cerca del plano de potencia, de modo que pueda aprovechar fácilmente la potencia que puede entregar al IC. Ejemplo: si la capa 2 de TOP es el plano de alimentación, coloque IC en la capa SUPERIOR, si la capa 3 es el plano de alimentación de TOP, coloque IC en la capa inferior. Este punto solo es válido para el apilamiento asimétrico de PCB, ya que el área del bucle permanece igual para apilamientos simétricos.
4. Dado que los decaps también actúan como tanque para almacenar la carga, los condensadores con menor valor de ESR (resistencia en serie efectiva) como Tantalum SMD, brindan un mejor rendimiento que los de orificio pasante.