Aquí hay una manera cuantitativa de determinar los límites de resistencia de terminación de puerta aceptable para MOSFET de potencia. Rsol
Este será un enfoque de perezoso perezoso ( ). Asi que: L3
- Modelo FET muy simple, solo , C gs y R g incluidos. doDiosdogsRsol
- Condensadores FET considerados solo lineales.
- La puerta FET se ha bajado a la fuente a través de .Rsol
- fuerza el voltaje no más complicado que se utilizará una rampa lineal. Vds
La intención de un enfoque ( ) es obtener el máximo conocimiento / utilidad con el mínimo esfuerzo, mediante el uso de un modelo que sea lo más simple posible pero significativo. L3
El modelo es un divisor capacitivo simple con resistencia descendente. se resolvió en el dominio de frecuencia, y luego Laplace inversa se transformó para el dominio del tiempo. Vgs
Se analizan tres condiciones de operación utilizando este modelo:
- Aparece un voltaje en el drenaje a la fuente mientras = ∞ . Esta es una condición que nunca debería ocurrir en un circuito real, pero es instructivo para pensar. Rsol∞
- La puerta termina en la fuente a través de con algún valor finito, mientras que cualquier cambio a V ds es lento e infrecuente. Cada FET en uso pasa algún tiempo en esta condición. Por ejemplo, durante el inicio, todos los FET pasan por un período en el que deberían estar apagados y cualquier cambio de V ds ocurre durante milisegundos. Durante este tipo de operación, el FET es esencialmente un dispositivo pasivo. RsolVdsVds
- Cambio frecuente de tiempo corto de subida y bajada con tiene algún valor finito. La mayoría de los FET terminan pasando más tiempo en esta condición. Rsol
1. La puerta no contaminada: = ∞Rsol∞
Después de configurar = ∞ : Rsol∞
= C gd V dsVgsCgdVdsCgd+Cgs
Entonces, en este caso, es solo una versión escalada de V ds , y el factor de escala es el divisor capacitivo de C gd y C gs . Para el IRF510: VgsVdsCgdCgs
= 100 V C gd = C rss = 20pF C gs = C ciss - C gd = 135pF - 20pF = 115pF V gth-min = 2V Vds-max
CgdCrss
CgsCcissCgd
Vgth-min
Para un voltaje de drenaje a la fuente superior a 14 , V gs será mayor que el umbral de 2 V y la parte comenzará a conducir. No importa cómo aparece el voltaje en el drenaje, solo que está allí. Es bastante obvio por qué nadie deja una puerta FET sin terminar. Vgs
2. FET apagado durante el inicio del sistema: = Algún valor finitoRg
Permitir que sea un valor finito variable: Rg
= C gd V dsSlp R g ( 1 - e - tVgsCgdVdsSlpRg(1−e−tRg(Cgd+Cgs))
es la pendiente o el voltaje de forzamiento de rampa lineal (en voltios / segundo) a través del drenaje hacia la fuente. Si V ds aumenta de 0 a 25 V en 2 milisegundos, R g deberá ser inferior a 11 MOhms para que V gs permanezca por debajo del umbralde 2 V y permanezca apagado. VdsSlpVdsRgVgs
Tales tasas lentas de cambio (en el rango de 1 a 10 milisegundos) para son la razón por la cual Olin Lathrop puede decir correctamente que los valores R g de 1kOhm, 10kOhm o 100kOhm deberían funcionar. Entonces, sí, para una extracción pasiva hacia abajo para mantener un FET apagado durante el inicio del sistema u otra aplicación de dV / dt baja conmutada, casi cualquier resistencia de kilo-Ohm funcionará.VdsRg
¿Por qué perder el tiempo mirando esto? Si eso es todo, podemos darnos la vuelta, volver a dormir y ser felices. Pero hay mucho más, así que veamos un poco de eso a continuación.
3. Requisitos con dv / dt en drenaje-fuente - El dV / dt EdiciónRg
Casi todos los FET terminan siendo frecuentemente cambiados, entre 10KHz y 500KHz, con transiciones cortas de tiempo de subida y bajada . La mayoría de los FET se apagarán en 20 a 100 nano-segundos, y aquí es donde la terminación de la puerta se vuelve importante. Veamos el IRF510 con V ds aumentando linealmente de 0 a 25 V en 50 nanosegundos. Usando la ecuación en la condición 2 anterior: VdsVds
= (20pF) (25V / 50nsec) Rg ( 1 - e - 50 nsegVgs(20pF) (25V / 50nsec) Rg ( 1 - e- 50 nseg(20pF + 115pF) Rg)
Entonces, conectar un valor de 270 Ohms para da V gs ~ 2V. Ese sería el valor más alto de R g que podría usarse sin que el FET se vuelva a encender. RsolVgsRsol
mayor que este valor máximo permite que el FET se encienda poco o mucho, dependiendo de la energía que fuerza V ds . FET podría encenderse lo suficiente como para fugas de corriente y disipar energía, pero sin mostrar un efecto real en V ds , o podría encenderse lo suficiente como para hacer que V ds caiga, lo que en las condiciones correctas puede causar oscilación. RsolVdsVdsVds
Claramente, cuanto mayor sea el valor pico o la tasa de transición de menor será la resistencia del circuito de puerta. Vds
Encontrar el valor mínimo para Rsol
¿Por qué no hacer que cero o lo más pequeño posible? Rsol
Hasta ahora en este análisis, el circuito de la puerta está dominado por la resistencia, pero también hay inductancia en el circuito de la puerta. Si se minimiza la resistencia de la puerta, la inductancia de la puerta se vuelve dominante en la dinámica del circuito, y con forma un circuito resonante LC. Los circuitos LCR con Q> 1 se vuelven cada vez más complejos, lo cual es un problema para el control de compuerta FET si la carga se inyecta a través de C gd desde V ds o también al cambiar la forma de onda desde el controlador de compuerta. Por ejemplo, un circuito LCR con una Q de 2 sonará a aproximadamente 1,5 veces su voltaje de activación. Para una unidad de puerta con una fuente de 14 V, una Q de 2 sería suficiente para dañar la puerta de la mayoría de los FET.dogsdoDiosVds
Para un circuito resonante LC serie:
Q = ZoRZoLdo--√
dogsZoRsolZoRsolZo
Algunas cosas para tener en mente
- Rsol
- RsolRsolRsol- maxRsolRsol- min
- Todos los FET muestran efectos dV / dt, especialmente piezas tecnológicas más antiguas.
Considere que este es el conocimiento mínimo necesario sobre la resistencia del circuito de compuerta en MOSFET.