¿De dónde viene el límite de entrada VDD + 0.3V en los chips IC?

Hay una variedad de circuitos integrados que especifican que su voltaje de entrada puede abarcar un rango bastante amplio (máximo absoluto), por ejemplo, -0.3V a 6.0V ( ref , pdf página 4), y luego tienen un "Voltaje de entrada en cualquier pin" restricción que depende del voltaje de entrada, por ejemplo, -0.3V a VDD + 0.3V.

Eso, en efecto, hace que el chip no sea tolerante a E / S a voltajes que exceden el voltaje de entrada en más de 0.3V pero están dentro de las especificaciones máximas absolutas de lo que permite el voltaje de entrada, y me obliga a aplicar algún tipo de nivel externo desplazando el circuito a esas entradas.

Entonces, ¿cuál es la razón práctica de este tipo de limitación en las especificaciones para los pines de E / S de circuito integrado?

Lo más probable es que haya un diodo de protección ESD conectado entre el pin de entrada y la red VDD en el chip, de tal manera que normalmente tiene polarización inversa (en la respuesta de Peter Smith se muestra un esquema que muestra la configuración). La idea es que cuando hay un evento ESD positivo, la corriente fluirá hacia la red VDD de baja impedancia, donde causará menos daño que si todo se descarga en la única puerta CMOS pobre que está conectada al pin de entrada.

Debido a que el límite es VDD + 0.3 V, es probable que en su dispositivo el diodo sea del tipo Schottky en lugar de una unión PN. Con una unión PN, generalmente verá un límite de VDD + 0.6 V más o menos.

Si aplicara un voltaje de entrada por encima de VDD (en más de 0.3 o 0.4 V) a este dispositivo, enviaría polarización directa a este diodo y extraería una corriente alta de su fuente. Esto podría dañar su fuente o, si la fuente puede suministrar suficiente corriente, calentar el chip hasta el punto de daño.

Si usa una resistencia para limitar la corriente en el pin de entrada en estas condiciones, es posible que el circuito funcione bien. O, particularmente si el chip es de muy baja potencia, puede encontrar que todo el chip (y tal vez otras cosas conectadas al mismo VDD) se alimentan a través del pin de entrada, lo que a menudo conduce a un comportamiento involuntario.

Esto se debe a los diodos de protección de entrada.

Una entrada típica tiene este aspecto (se muestra el inversor CMOS):

^{simular este circuito : esquema creado con CircuitLab}

Los diodos en las partes más nuevas son dispositivos schottky. Estos diodos son para eventos transitorios cortos de baja energía y no pueden manejar mucha corriente (unos pocos mA en general).

La caída de 0.3V proviene de los diodos de sujeción Schottky utilizados para proteger los pines del chip. Estos diodos generalmente se conectan entre cada pin y los dos rieles de alimentación. Si están polarizados hacia adelante por más de 0.3V, pueden fluir corrientes arbitrariamente grandes.

Los diodos están diseñados para absorber corrientes transitorias producidas por ESD, que representan cantidades limitadas de energía que pueden manejar, protegiendo las sensibles puertas MOSFET de sobretensión. Pero si los maneja con una fuente de baja impedancia, rápidamente descargará más energía de la que pueden manejar.

En realidad, los diodos de sujeción Schottky y el VDD + 0.3V están presentes por la misma causa raíz y es el bloqueo SCR . El diseño de todos los circuitos integrados CMOS en realidad crea un par de transistores BJT intrínsecamente. Simplemente resulta de los sustratos de silicio tipo p y tipo n que se presentan. Esta imagen de VLSI Universe lo muestra bien:

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPG

Obtiene dos transistores BJT intrínsecos, Q2 y NPN, y Q1, un PNP. Tenga en cuenta que comparten un pozo N y un pozo P, pero esta disposición particular forma algo llamado Rectificador Controlado de Silicio ( SCR ). De todos modos, esto no se desea, pero es un desafortunado efecto secundario de este arreglo. No es un problema si se siguen ciertas reglas.

Un SCR típico tiene tres terminales, Anode, Cathode y Gate. En general, está polarizado hacia adelante para algunos dispositivos que deben controlarse con un voltaje positivo en el Ánodo con respecto al Cátodo, sin embargo, el SCR bloqueará cualquier corriente a menos que se active la Puerta. Para activar la puerta, debe elevarse a través de un umbral que, en este diseño, será el voltaje del ánodo. Una vez que se activa el pestillo, permanecerá encendido incluso si la puerta cae. Permanecerá encendido hasta que el voltaje del ánodo caiga a una corriente cercana a cero. Para el CMOS IC, el Cathode es similar a los chips GND, el Anode es el riel VDD y las puertas son los pines de E / S. Este es el quid, si cualquier pin de E / S se eleva mucho por encima de VDD, habilitará el pestillo y creará un corto entre VDD y GND causando una gran cantidad de corriente y esa corriente mantendrá el pestillo quemando el IC.

Para ayudar a proteger contra esto a pequeños picos transitorios, se agregan diodos Shottky a las líneas de E / S para sujetar la entrada a GND - 0.3V y VDD + 0.3V dentro de la zona segura. Estos diodos solo pueden tomar una pequeña cantidad de corriente y aún se pueden requerir abrazaderas externas para un diseño más resistente.

Para obtener más información, EEVblog hizo un buen tutorial sobre esto: EEVblog # 16 - Tutorial de bloqueo CMOS SCR