Tapa de desacoplamiento: ¿más cerca del chip pero con vía o más lejos sin vía?

Esto puede "otra" pregunta sobre el desacoplamiento, pero la pregunta es bastante precisa y no puedo encontrar una respuesta.

Tengo un QFN de 40 pines donde necesito desplegar las señales y luego colocar decenas de tapas de desacoplamiento. Para empeorar las cosas, el IC se encuentra en un zócalo que ocupa 8 veces el área del QFN (5 mm x 5 mm). (El zócalo ocupa mucha área pero no agrega parásitos significativos; tiene una clasificación de hasta 75 GHz). En la misma capa no puedo colocar componentes dentro de un radio de ~ 7 mm. La parte posterior también está restringida debido a los orificios de montaje del zócalo, pero al menos puedo usar bienes raíces parciales en la parte posterior. Pero necesitaría bajar para eso. Sin embargo, podría colocar el 50% de los condensadores en la paleta de tierra térmica que también creé debajo del chip en la parte posterior.

Ahora he leído varias veces que no debería haber una vía entre la tapa de acoplamiento y el pasador. Pero que es peor? ¿Vía o más cable?

En términos de inductancia, un trazo de 7 mm sería de alrededor de 5-7nH ( http://chemandy.com/calculators/flat-wire-inductor-calculator.htm ). Un agujero de 22mil de diámetro / 10mil está muy por debajo de 1nH ( http://referencedesigner.com/rfcal/cal_13.php ).

No te preocupes demasiado, se trata de minimizar esa inductancia. Eso no siempre se traduce en distancia. Si yo fuera usted, tomaría medidas para minimizar todas las contribuciones a la inductancia total de la ruta entre el pasador y la tapa. No mencionas a qué velocidad funciona tu chip, pero sí dices que está en un QFN. Solo digo eso porque a veces nos obsesionamos con agregar desacoplamiento cuando el paquete en sí es una limitación.

Entonces, ¿qué tan loco quieres ponerte? Vamos a minimizar cada sección. Comenzando con los límites, puede elegir un paquete de inductancia más baja, por ejemplo, un 306 (603 girado hacia los lados), 201s si puede obtener sus valores, límites de MLCC o hay una variante X2Y para desacoplamiento y aterrizaje de RF.

A continuación, la estrategia de montaje, si una vía es buena, ¿por qué no dos? Vias más paralelas deberían ser una impedancia más baja. Si está haciendo 0306, o 201 tapas de estilo, asegúrese de hacer la vía al truco lateral, nuevamente tratando de minimizar el área del bucle.

Ok, ahora digo que los pongas en la parte superior. Haga que parte de su capa superior sea una inundación de cobre para el lado de potencia. Luego, en la siguiente capa, 5 mil o menos por debajo de la parte superior, haga que GND. Use múltiples gnd vias en los pines del zócalo. Esto le dará una buena ruta de baja impedancia desde las tapas anteriores a esos pines. Hice un análisis una vez en la sección HS de un FPGA. Una agradable estructura de plano apretado y tapas como las que describí, superaron el rendimiento de los condensadores directamente debajo de las partes usando múltiples vías.

Finalmente, si quieres sentirte mejor al respecto, puedes hacer alguna simulación o análisis. Hay muchos temas escritos sobre diseño de PDN por ahí. Si no tiene un simulador, consulte la herramienta gratuita de Excel PDN de Altera . La guía de diseño tiene información realmente agradable.

He usado esos enchufes antes de que sean bastante agradables, y también he insistido sobre dónde poner las tapas.

Yo diría que la solución vía es la mejor. Sin embargo, dado que está utilizando un zócalo, espero que el zócalo dicte (deteriore) el rendimiento general (inductancia a un condensador de desacoplamiento) que al final probablemente no importe lo que haga. La vía o la larga traza.

Pero si la solución vía es aceptable (también con respecto a los problemas térmicos), entonces elegiría eso.

Si el espacio está disponible, también podría colocar las almohadillas en ambos lugares y luego decidir o medir qué solución es mejor.