A medida que disminuye el tamaño de la tecnología, la resistencia / capacitancia del cable no puede escalar proporcionalmente al retraso de propagación de los transistores ahora más rápidos / más pequeños. Debido a eso, la demora se vuelve mayormente dominada por el cable (a medida que los transistores que componen las compuertas se reducen; tanto su capacidad de entrada como la capacidad de salida del controlador disminuyen).
Por lo tanto, existe una compensación entre un transistor más rápido y las capacidades de manejo del mismo transistor para una carga dada. Cuando considere que la carga más significativa para la mayoría de las compuertas digitales es la capacitancia del cable y la protección ESD en las compuertas siguientes, se dará cuenta de que hay un punto en el que hacer que los transistores sean más pequeños (más rápidos y más débiles) ya no disminuye el retraso in situ. (porque la carga de la puerta está dominada por cables y resistencia ESD / capacitancia de cables y protección ESD a la puerta siguiente).
Las CPU pueden mitigar esto porque todo está integrado junto con cables de tamaño proporcional. Aun así, la escala de retardo de puerta no coincide con la escala de retardo de interconexión. La capacidad del cable se reduce al hacer el cable más pequeño (más corto y / o más delgado) y aislarlo de los conductores cercanos. Hacer que el cable sea más delgado tiene el efecto secundario de aumentar también la resistencia del cable.
Una vez que salga del chip, los tamaños de cable que conectan los circuitos integrados individuales se vuelven prohibitivamente grandes (grosor y longitud). No tiene sentido hacer un IC que cambie a 2GHz cuando prácticamente solo puede manejar 2fF. No hay forma de conectar los circuitos integrados sin exceder las capacidades máximas de la unidad. Como ejemplo, un cable "largo" en tecnologías de proceso más nuevas (7-22 nm) tiene entre 10 y 100um de largo (y quizás 80 nm de grosor por 120 nm de ancho). No puede lograr esto razonablemente, no importa cuán inteligente sea con la colocación de sus circuitos integrados monolíticos individuales.
Y también estoy de acuerdo con jonk, con respecto a ESD y el almacenamiento en búfer de salida.
Como ejemplo numérico sobre el almacenamiento en búfer de salida, considere una compuerta NAND de tecnología actual práctica que tiene un retraso de 25 ps con una carga adecuada y una velocidad de entrada de ~ 25 ps.
Ignorando la demora para pasar por los electrodos / circuitos ESD Esta puerta solo puede conducir ~ 2-3fF. Para almacenar esto hasta un nivel apropiado en la salida, es posible que necesite muchas etapas de almacenamiento intermedio.
Cada etapa del búfer tendrá un retraso de alrededor de ~ 20ps con un despliegue de 4. Para que pueda ver que pierde rápidamente el beneficio de puertas más rápidas cuando debe amortiguar tanto la salida.
Supongamos que la capacitancia de entrada a través del cable de protección ESD + (la carga que cada compuerta debe poder manejar) es de alrededor de 130 fF, lo que probablemente esté muy subestimado. Usando un despliegue de ~ 4 para cada etapa, necesitaría 2fF-> 8fF-> 16fF-> 32fF-> 128fF: 4 etapas de almacenamiento en búfer.
Esto aumenta el retraso NAND 25ps a 105ps. Y se espera que la protección ESD en la próxima puerta también agregue un retraso considerable.
Por lo tanto, existe un equilibrio entre "usar la compuerta más rápida posible y amortiguar la salida" y "usar una compuerta más lenta que inherentemente (debido a transistores más grandes) tiene más impulsión de salida y, por lo tanto, requiere menos etapas de amortiguación de salida". Supongo que este retraso ocurre alrededor de 1ns para puertas lógicas de propósito general.
Las CPU que deben interactuar con el mundo externo obtienen más rendimiento de su inversión de almacenamiento en búfer (y, por lo tanto, siguen buscando tecnologías cada vez más pequeñas) porque en lugar de pagar ese costo entre cada puerta, lo pagan una vez en cada puerto de E / S.