Diseño de microcontrolador de PCB en un sistema de señal mixta


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Esta es una continuación directa de esta pregunta . Así que aquí está mi diseño, ¿qué opinas sobre el lado del microcontrolador?

ACTUALIZACIÓN Abril de 2019 : construí el tablero en primavera / verano de 2016, pero nunca pude actualizar los resultados aquí. La placa funciona bien, y la única fuga observable de ruido digital a las señales analógicas se debió a una mala elección de diseño de circuito en la interfaz analógica / digital, no a la disposición / conexión a tierra (y arreglar eso en una revisión posterior también eliminó ese pequeño ruido) . Ahora solo tenía una placa comercial, con el diseño de la sección de la CPU basado en gran medida en el diseño que se muestra aquí, pasando las pruebas EMC de la UE, por lo que la respuesta es que este diseño es al menos lo suficientemente bueno como para hacer su trabajo.

La vieja pregunta real sigue:


EDITAR : según la respuesta de Armandas, ahora tengo la impresión de que el diseño del microcontrolador es lo suficientemente bueno. Todavía estaría muy interesado si alguien tiene más que decir sobre lo bueno que es esto en términos de evitar que el ruido digital se filtre hacia el lado analógico, esencialmente mi punto 4 a continuación. Por supuesto, cualquier comentario adicional sobre el lado del microcontrolador también es bienvenido.

El apilamiento es

  • TOP: señal
  • GND: plano de tierra sólido, sin cortes o pistas en cualquier lugar
  • PWR: poder
  • BOT: señal

Capas SUPERIORES (rojo) y PWR (morado), con serigrafía superior

Capas SUPERIOR (rojo) y PWR (púrpura), con serigrafía superior [ver actualización a continuación ]

BOT (verde), con serigrafía superior para orientación

BOT (verde), con serigrafía superior para comparar con la anterior

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El uC es un STM32F103VF, y lo estaré ejecutando a 72MHz. El cristal es de 8MHz. A la derecha de la uC se encuentra la sección marcada "Control 1" que contiene dos DAC y un multiplexor, multiplexando la salida de la DAC1 interna de la uC. En la parte inferior derecha hay otro multiplexor cerca del "Control 2", multiplexando el DAC2 del uC. Las pistas que llevan las señales de los DAC de uC a un opamp que las amortigua (UREF1) antes de ir a los multiplexores son las dos pistas que van desde las vías justo a la esquina superior derecha de C712. Los DAC están conectados con un bus SPI, que parte de la esquina superior derecha del uC.

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Otras pistas que salen de la UC son:

  • dirección selecciona y habilita los MUX, desde la parte superior de la uC para MUX1, y el lado derecho para MUX2.
  • Señales PWM, dirigiéndose a la matriz de resistencias RR901. Esto es algo que estoy probando, esencialmente generando formas de onda combinando formas de onda PWM de ciertas maneras. Si esto no funciona, o si se filtra demasiado ruido a través de este camino, está bien, lo dejaré en la próxima revisión. Me imagino que esencialmente no hay fugas de ruido a través de este camino si dejo el RR901 fuera.
  • una señal de ADC proveniente de la salida de audio final (no se muestra) al pin 26 en el lado inferior derecho de la uC. Esto se usa para calibrar ciertas características del lado analógico, por lo que siempre que dé unos 10 bits efectivos de precisión, todo estará bien (es un ADC de 12 bits).
  • En el plano de alimentación, la referencia DAC / ADC proviene de UREF1 (realmente no necesito un voltaje de referencia muy específico, pero necesito tener una comparación precisa con cuál es la salida máxima de los DAC).
  • Los GPIO que van a algunas de las resistencias entre las secciones digital y analógica (por ejemplo, R713 y R710) activan y desactivan varias cosas en la sección analógica. Las R están acompañadas de C para intentar filtrar cualquier ruido digital del uC, vea esta pregunta .
  • finalmente, la red RC R715, R716, C709 filtra y atenúa la salida de un GPIO, que se usa como entrada de paso a un VCF (no se muestra) para calibrarlo.

Algunos puntos específicos que me gustaría saber:

  1. ¿Está el cristal lo suficientemente cerca y enrutado bien? Tuve que colocar las tapas de desacoplamiento de la sección analógica uC entre el cristal y la uC, ya que ahí es donde están los pines.
  2. C715 es la tapa de desacoplamiento para VDDA. Tenga en cuenta que para conectar la tapa de desacoplamiento C717 para Vref +, Vref- firmemente, he tenido que enrutar VDD a C715 con una pista bastante larga que serpentea alrededor de C717. ¿Es esto malo?
  3. VREF- y VSSA van directamente a tierra global, al igual que el lado de tierra de las tapas de desacoplamiento para VREF + y VDDA. Esto está de acuerdo con lo que dijo Olin en la pregunta anterior, así que supongo que ahora debería estar bien.
  4. ¿Parece que hay una posibilidad de una salida razonablemente limpia de los DAC? Espero unos 12 bits efectivos de señal a ruido. Los uC DAC son de 12 bits, los externos de 16 bits para el prototipo (hay una versión de 12 bits compatible con pinout, por lo que siempre puedo cambiar más tarde).

Cualquier otro comentario o sugerencia también es bienvenido, ya que no soy un EE profesional, por lo que también podría estar cometiendo errores tontos aquí :)

Actualizar:

Recogeré la última versión de acuerdo con las sugerencias aquí.

Cambios en la capa superior según las sugerencias de Armandas:

  • Orden de intercambio de C715 y C717
  • aumente el espacio libre del plano de potencia superior de 6 a 9 mil (más grande y el avión no fluirá a través de los pines, dejando, por ejemplo, tierra C712 desconectada)

TOP actualizado

TOP v2


"señal mixta" "La división digital / analógica (lógicamente, el plano de tierra es sólido)" Uh oh. Normalmente, las dos tierras solo deben conectarse en un solo punto. Lo mismo con el anillo protector de cristal.
Ignacio Vazquez-Abrams

Tal vez solo sean mis ojos malos, pero ¿los límites de carga del cristal parecen desconectados?
Dejvid_no1

@ Dejvid_no1 su lado de tierra está conectado al plano de tierra local.
Timo

@ IgnacioVazquez-Abrams la última regla general que parece ser que con un diseño adecuado, es mejor no dividir los planos, ver por ejemplo esto . La pregunta que hago aquí es, por supuesto, si mi diseño es adecuado en ese sentido.
Timo

No tiene un plano de referencia continuo para sus señales de fondo. Esto causará que las líneas de campo E bordeen mucho más de lo normal y posiblemente afecten a otras señales, como su análogo.
efox29

Respuestas:


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  1. Si. Las huellas son muy cortas.
  2. Por alguna razón, decidió colocar la tapa cerca del pin V SSA y luego ejecutar la pista a V DDA . Sugeriría que coloque la tapa cerca de V DDA y la conecte al pin con un pequeño rastro. La almohadilla de tierra de la tapa debe ir al avión a través de una vía. V SSA debe conectarse a tierra con una vía. Mantenga los rastros a GND vias tan cortos como pueda.
  3. Aparte de lo anterior, se ve bien. El enrutamiento C717 es bueno.

Comentarios extra:

  • El espacio libre del polígono en la capa superior parece bastante pequeño. Es posible que desee verificar eso dos veces.
  • Sus tapas de 100nF y 10uF son del mismo tamaño. ¿Son las tapas más grandes de tantalio?

El 2 .: creo que mi lógica ha sido que siempre se pasan por alto un par de pines, un pin de suministro y un pin de tierra, y aquí los pares serían VDDA y VSSA, y VREF + y VREF-. Por supuesto, es cierto que simplemente dejar caer esa lógica aquí y dejar que el límite de derivación y VSSA tengan vías separadas para GND, lo que usted dice tiene mucho sentido
Timo

Ambas tapas son de cerámica 0603 (voy a soldar a mano la placa, así que decidí no usar 0402).
Timo

@Timo Su lógica para los pares de clavijas de alimentación es buena. Otra forma de verlo es que desea mantener el bucle entre vias / almohadillas y el dispositivo lo más pequeño posible. Sin embargo, en situaciones como esta, donde la energía y las almohadillas de tierra están separadas, siempre pongo la tapa cerca del pin de alimentación.
Armandas

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Mi comentario con respecto a las tapas es que te costará encontrar tapas de 10uF en el paquete 0603. Puede que tengas suerte con los tantalios, pero solo quería mencionar esto en caso de que pensaras que puedes salirte con la cerámica.
Armandas

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@Timo Es una tapa de 16V X5R. Puede estar bien a 3.3V. A 5V, es probable que pierda aproximadamente el 10% de la capacitancia y espero que no haya conectado ninguno de ellos a +/- 15V. Echa un vistazo a esta presentación , es una buena lectura. Presta especial atención a la tabla de la página 3.
Armandas
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