Honestamente, si realmente desea un formato de lista de red que en la práctica funcione con casi cualquier herramienta, solo tiene dos opciones serias:
Sí, estos son lenguajes de descripción de hardware completos, y usarlos como formato de lista de red podría considerarse excesivo. Sin embargo, es muy fácil, y si una herramienta escupe VHDL o Verilog estructural simple, puede estar bastante seguro de que podrá incorporar el diseño a casi cualquier otra herramienta EDA.
Como beneficio adicional, la mayoría de los otros formatos de lista de red (por ejemplo, EDIF) necesitan tener un conjunto de primitivas definidas externamente, ya sea algo específico del proveedor o algo así como LPM. Con VHDL y Verilog, las hojas de nivel más bajo (primitivas) pueden ser lo que quieras (por ejemplo, código RTL sintetizable, modelos de simulación, cajas negras, etc.).
Sin embargo, si debe tener un formato de lista de red real, secundo la sugerencia de usar el formato de lista de red, que luego se puede convertir a muchos otros formatos.