¿Por qué se prefiere la compuerta NAND sobre la compuerta NOR en la industria?

He leído en numerosos lugares que la puerta NAND es preferida sobre la puerta NOR en la industria. Las razones dadas en línea dicen:

NAND tiene menos retraso que Nor debido a NAND PMOS (tamaño 2 y en paralelo) en comparación con NOR PMOS (tamaño 4 en serie).

Según mi entendimiento, la demora sería la misma. Así es como creo que funciona:

Retraso absoluto (Dabs) = t (gh + p)
g = esfuerzo lógico
h = esfuerzo eléctrico
p = retraso parasitario
t = unidad de retardo que es tecnología constante

Para la puerta NAND y NOR (gh + p) resulta ser (Cout / 3 + 2). También t es igual para ambos. Entonces el retraso debería ser el mismo ¿verdad?

digital-logic delay

— Curioso
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Si la producción de una compuerta "NOR" con la misma capacidad de conducción requiere el uso de transistores que son dos veces más grandes, ¿qué significará eso sobre la capacitancia de la compuerta de esos transistores y cómo afectará eso a la velocidad?

— supercat

Al menos para la familia HC, TI enumera retrasos de propagación idénticos para el 74HC00 (NAND) y el 74HC02 (NOR)

— tcrosley

@ placeholder Gracias por la aclaración en su comentario a mi (ahora) respuesta eliminada. Parece que el OP se refiere al diseño interno de los circuitos integrados, y no a ninguna preferencia por los diseñadores lógicos para usar uno u otro, que es a lo que me refería por error.

— tcrosley

@tcrosley no es un problema, ¿puedo sugerirle que está equipado para responder al problema?

— marcador de posición

Respuestas:

1. NAND ofrece menos demora.

Como decías, la ecuación para el retraso es Pero el esfuerzo lógico para NAND es menor que el de NOR. Considere la figura que muestra 2 entradas CMOS NAND y NOR gate. El número contra cada transistor es una medida del tamaño y, por lo tanto, de la capacitancia.

re mi l un y = t (sol h + pag)

$Delay = t(gh+p)$

g

$g$

ingrese la descripción de la imagen aquí

El esfuerzo lógico se puede calcular como . Lo que da $g = C_{in}/3$

$g = 4/3$ $g = \frac{n+2}{3}$ para la puerta NAND de entrada n

$g = 5/3$ $g = \frac{2n+1}{3}$ para n entrada NOR puerta

consulte wiki para la tabla.

$h=1$ $p=2$ para NAND y NOR. Por lo tanto, NAND tiene menos retraso en comparación con NOR.

EDITAR: Tengo dos puntos más pero no estoy 100% seguro del último punto.

2. NOR ocupa más área.

Agregando los tamaños de los transistores en la figura, está claro que el tamaño de NOR es mayor que el de NAND. Y esta diferencia de tamaño aumentará a medida que aumente el número de entradas.

La compuerta NOR ocupará más área de silicio que la compuerta NAND.

3. NAND usa transistores de tamaños similares.

Considerando la figura nuevamente, todos los transistores en la compuerta NAND tienen el mismo tamaño que las compuertas NOR. Lo que reduce el costo de fabricación de la compuerta NAND. Cuando se consideran puertas con más entradas, las puertas NOR requieren transistores de 2 tamaños diferentes cuya diferencia de tamaño es mayor cuando se compara con las puertas NAND.

— nidhin
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Su tercer comentario es simplemente una reformulación del segundo comentario.

— marcador de posición

@ placeholder No estoy seguro. Piense de esta manera: suponga que mi circuito puede implementarse como '2 entradas NAND solamente' o como '2 entradas NOR solamente'. Al diseñar la máscara de diseño, sería más fácil si mis transistores son de la misma dimensión. Puedo hacer una máscara 'copiando y pegando' (o algo así). Se puede reducir el tiempo y el esfuerzo y, por lo tanto, el costo. Corrígeme si está mal.

— nidhin

Para la primera respuesta que dijiste, di 2 puertas de entrada g (NAND) = 4/3 yg (NOR) = 5/3. Pero h (NAND) = Cout / Cin = Cout / 4 y h (NOR) = Cout / 5. y también P (NAND y NOR) = Cpt / Cinv = 6/3 = 2. Entonces d (NAND, NOR) = gh + p = (Cout / 3) +2 ..

— Curioso

Oh Ahora lo entiendo. Cuando manejamos una nand con otra h = 1 y de manera similar ni manejamos otra ni h = 1. Entonces sí, el retraso de nand sería 10/3 y para ni será 11/3. Muchas gracias :)

— Curioso

En términos generales, los transistores Nmos permiten el doble de corriente por área de canal en comparación con los transistores Pmos. Puedes pensarlo como si el Nmos tuviera la mitad de resistencia que un Pmos del mismo tamaño. De la forma en que es la topología de Cmos Nand, se presta a tener transistores de tamaños más iguales como se puede ver desde aquí:
ingrese la descripción de la imagen aquí

Si cualquiera de las entradas es baja, una sola resistencia Pmos impulsa la salida hacia arriba. Si ambas entradas son altas, entonces hay 2 resistencias Nmos (~ = 1 resistencia Pmos). Si todos los transistores tienen el mismo tamaño mínimo de un nodo tecnológico, entonces esta topología es ideal porque si está impulsando la salida alta o baja, la resistencia a tierra o Vdd es la misma.

Por último, la razón por la que los transistores Pmos no son tan buenos como los de Nmos se debe a la menor movilidad del portador de los orificios, que son la mayoría de la mayoría de los PMOS. La mayoría de los portadores de Nmos son electrones que tienen una movilidad significativamente mejor.

Además, no confunda Nand Flash con Nand Cmos. La memoria flash Nand también es más popular, pero eso es por diferentes razones.

— Horta
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Creo que la respuesta mejoraría si hablamos de la carga relativa (área de puerta) y la transconductancia relativa y, por lo tanto, la velocidad g_m / C.

— marcador de posición