Compensación por desequilibrio mediante conteo en enrutamiento DDR3


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Estoy trabajando en un diseño DDR3 a una velocidad de reloj de 533Mhz en una configuración T equilibrada. Actualmente no puedo enrutar la dirección / ctrl líneas con una cantidad igual de vias (+1 en un número limitado de líneas). Todas las líneas se han enrutado a la misma longitud dentro de 20 mil.

He calculado mi retraso de vía como 68 picosegundos, lo que corresponde a una diferencia completa de cm en la longitud efectiva de esas líneas, las velocidades de propagación de la placa se han calculado como 54ps y 69ps por cm externo / interno, respectivamente. A 533Mhz, la señal se propaga de 13,6 cm a 17 cm (dependiendo de las capas internas / externas) en medio ciclo, lo que se traduce en un sesgo de aproximadamente 6-7% para esas líneas.

¿Puedo confiar en DQS y escribir la calibración de nivelación para absorber esta diferencia en longitudes efectivas o debería recortar un cm de las líneas con las vías adicionales?

Respuestas:


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La gran ventaja de DDR3 sobre DDR2 es que permite que la dirección / bus ctrl use una topología fly-by en lugar de una T. balanceada. La topología recomendada y más fácil para DDR3 es la topología recomendada. T equilibrado todavía es posible para DDR3, pero se desaconseja.

La nivelación de escritura y la nivelación de lectura deberían ser capaces de manejar sus retrasos no coincidentes. Ese no es el problema aquí. En cambio, su problema será reflejos no coincidentes, lo que afectará la integridad de su señal.

Le recomiendo que resuelva el problema cambiando a la topología fly-by. Se explica un poco aquí: https://www.youtube.com/watch?v=7sxBBvF12JY

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